夜里又研究了半天华为发表的半导体韬（ τ ）定律，觉得大概可以再细说说了：众所周不知：芯片是由一个个逻辑电路构成的，而逻辑电路是由不同的门电路构成的，而每个门电路是由多个N型和P型晶体管组成的。那么华为做了什么呢？具体来说，是从最基础的门电路开始折叠，就是把门电路里的晶体管用立体方式堆叠、从最最最底层就开始减少通信时延。这时肯定会有人问，台积电不也有立体堆叠的工艺吗？没错，台积电确实有！但是此堆叠非彼堆叠。华为的堆叠是门电路的内部堆叠，而台积电的每个门电路都是平铺的。一句话形容：华为的每户人家都是复式、且每个房间都有楼梯，而台积电的每户人家都是平层。所以华为的复式从任意一个房间到另一个房间的速度就快于台积电。这还是门内部的折叠，而门电路组成逻辑单元时也有折叠、逻辑单元组成芯片时还有折叠，再加上先进封装等等加持，才能使时延大幅降低、能效可以暴涨40%以上。
这时肯定又有人要问了，既然华为能这么堆叠，台积电不也有堆叠工艺吗？这思路不是一抄就会了？不好意思，还真难抄，至少几年内搞不定！还是以建筑为例，门电路是每户人家，逻辑电路是一幢楼，而芯片就是一座城市，华为是顶级设计师，既会做城市规划也会做建筑规划，而台积电一直以来就只是水平高超的施工队，虽然有一定的设计能力、但其设计能力的着重点是配合芯片公司提升良率，对于每个门电路内部、逻辑单元内部、芯片内部怎么合理堆叠才能降低处理时延，台积电只能配合美国芯片设计公司去做。要知道华为海思的芯片设计能力，放眼全球也都是顶尖的存在，而且华为也介入了芯片制造和芯片制造设备的研发，华为摸索了5、6年才掌握了这套逻辑折叠的设计能力。而美国那些顶尖的芯片设计公司（如英伟达、苹果）要从底层逻辑出发去完全重构电路设计，还要台积电的去摸索制造工艺提升良率，需要多少年？
可以毫不夸张地说，华为的这套逻辑折叠，本应是台积电在等效1.4nm以后再去慢慢攻坚的技术，这套东西，配合EUV是可以去做等效1nm以下芯片的！但华为提前把这玩意儿搞出来了！所以，为什么说这个半导体的韬定律是颠覆摩尔定律的，因为按正常发展进程来说就是要等摩尔定律失效的时候才会搞出来的，但华为就是提前把这玩意儿搞出来了！就问你们NB不NB吧？！再问，再问就是美国逼出来的！
现在可以说，中美之间的尖端半导体芯片生产，比的就是中国研发EUV更快、还是美国芯片厂商配合台积电研发逻辑折叠设计和生产工艺更快了。也可以说，中国研发EUV成功之日，就是中国芯片超越美国之时！
曙光已现，胜利指日可待矣！
华为半导体领域新突破【华为发表半导体韬定律】华为发表半导体演进新路径 华为
